关于FPGA内部RAM的使用

wkfr · 发表于 2011-6-17 19:11:09

回复 3# Lawee
谢谢，但是不会看错地方的，因为我就只写了从地址0开始的65个存储单元，其实这个让我费解的是，仿真的波形上都是没有问题的，我把RAM的数据线接出来看了

wkfr · 发表于 2011-6-17 19:12:37

回复 4# qd0090
谢谢，可是只是少量的数据错误啊，如果不满足时序要求的话应该不会这样吧

wkfr · 发表于 2011-6-17 19:15:53

回复 6# 110500623
谢谢，不会有读写冲突的，首先RAM有读写的控制信号，高的时候写，低的时候读。其次，我是先一次性读了390个，然后处理（130个时钟周期），然后再写入的，也就是说读和写之间间隔了130个时钟周期

wkfr · 发表于 2011-6-17 19:17:26

回复 7# yadog
谢谢，我做的是时序仿真

waterfly · 发表于 2011-6-17 20:04:31

我在用xilinx的fpga时也遇到过这种问题，最后证明是timing问题

wkfr · 发表于 2011-6-18 14:29:50

回复 15# waterfly
是指时序问题么，我再看看吧，虽然我一直认为没有错，但是也找不到其他合理的原因了，谢谢

wangdexiaowu · 发表于 2011-6-18 15:11:11

个人认为也是时序问题，是不是边沿没有被时钟检查到，漏了，把检查边沿的时钟频率弄宽点，试下

siyuepigfly · 发表于 2011-6-24 08:41:39

不知道是什么速度的读写，如果上200M可能是Timing问题

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