Altera的关于时序、功耗优化的培训资料

qweqwe11 · 发表于 2016-3-18 19:48:56

excellent!

dali007 · 发表于 2016-3-24 17:28:39

谢谢楼主分享，值得一看

t多多洛 · 发表于 2016-4-8 16:58:09

感谢！！！！

jimcmwang · 发表于 2016-4-14 14:51:40

第一天
01_静态时序分析基本原理和时序分析模型.pdf (2.04 MB)
02_使用Quartus II Timequest时序分析器约束分析设计.pdf (9.86 MB) 下载次数: 970
2011-6-15 13:17
下载消耗资产 1 信元下载支出 -1 信元

04_使用Timequest约束和分析源同步电路.pdf (2.76 MB)
self_study_DDR_DDR2时序收敛分析.pdf (9.66 MB)
self_study_传统时序分析器TAN到基于SDC的Timequest时序分析器转换.pdf (3.56 MB)
第一天实验.zip (2.41 MB)
第二天
01_Altera器件的推荐代码风格.pdf (5.68 MB)
02_Quartus II时序优化策略.pdf (4.65 MB)
04_Altera_FPGA的资源优化.pdf (2.63 MB)
05_时序优化工具DSE.pdf (1.02 MB)
self_study_Altera_CPLD的资源优化.pdf (2.65 MB)
第二天实验.rar (1.46 MB)
第三天
01_Quartus II 增量式编译（QIC）和LogicLock.pdf (7.55 MB)
02_1_Timing_Optimization_8_0.pdf (434.92 KB)
03_1_FPGA功耗分析工具EPE.pdf (2.26 MB)
03_2_FPGA功耗分析工具PPA.pdf (2.98 MB)
04_FPGA功耗优化.pdf (2.21 MB)
第三天实验.rar (5.12 MB)
两个实验
ddr.zip (10.22 MB)
Lab.zip (9.54 MB)

jimcmwang · 发表于 2016-4-14 15:53:22

Altera的关于时序、功耗优化的培训资料
FPGA, altera, 时序优化, 功耗优化
附件是Altera的官方培训课程。为期三天，内容包括TimeQuest的使用，从classic time constrain过渡到TimeQuest，如何写时序约束，如何让约束源同步接口和对DDR接口进行时序约束，如何在设计中采用Altera推荐的代码风格，如何使用增量编译，如何估计设计功耗，如何对FPGA设计进行功耗、面积和速度的优化。个人认为很有参考和学习价值。最后两个附件是Altera提供的示例project。希望能对大家有帮助。
第一天
01_静态时序分析基本原理和时序分析模型.pdf (2.04 MB)
02_使用Quartus II Timequest时序分析器约束分析设计.pdf (9.86 MB)
04_使用Timequest约束和分析源同步电路.pdf (2.76 MB)
self_study_DDR_DDR2时序收敛分析.pdf (9.66 MB)
self_study_传统时序分析器TAN到基于SDC的Timequest时序分析器转换.pdf (3.56 MB)
第一天实验.zip (2.41 MB)
第二天
01_Altera器件的推荐代码风格.pdf (5.68 MB)
02_Quartus II时序优化策略.pdf (4.65 MB)
04_Altera_FPGA的资源优化.pdf (2.63 MB)
05_时序优化工具DSE.pdf (1.02 MB)
self_study_Altera_CPLD的资源优化.pdf (2.65 MB)
第二天实验.rar (1.46 MB)
第三天
01_Quartus II 增量式编译（QIC）和LogicLock.pdf (7.55 MB)
02_1_Timing_Optimization_8_0.pdf (434.92 KB)
03_1_FPGA功耗分析工具EPE.pdf (2.26 MB)
03_2_FPGA功耗分析工具PPA.pdf (2.98 MB)
04_FPGA功耗优化.pdf (2.21 MB)
第三天实验.rar (5.12 MB)
两个实验
ddr.zip (10.22 MB)
Lab.zip (9.54 MB)

jimcmwang · 发表于 2016-4-14 15:56:10

Altera的关于时序、功耗优化的培训资料
FPGA, altera, 时序优化, 功耗优化
附件是Altera的官方培训课程。为期三天，内容包括TimeQuest的使用，从classic time constrain过渡到TimeQuest，如何写时序约束，如何让约束源同步接口和对DDR接口进行时序约束，如何在设计中采用Altera推荐的代码风格，如何使用增量编译，如何估计设计功耗，如何对FPGA设计进行功耗、面积和速度的优化。个人认为很有参考和学习价值。最后两个附件是Altera提供的示例project。希望能对大家有帮助。
第一天
01_静态时序分析基本原理和时序分析模型.pdf (2.04 MB)
02_使用Quartus II Timequest时序分析器约束分析设计.pdf (9.86 MB)
04_使用Timequest约束和分析源同步电路.pdf (2.76 MB)
self_study_DDR_DDR2时序收敛分析.pdf (9.66 MB)
self_study_传统时序分析器TAN到基于SDC的Timequest时序分析器转换.pdf (3.56 MB)
第一天实验.zip (2.41 MB)
第二天
01_Altera器件的推荐代码风格.pdf (5.68 MB)
02_Quartus II时序优化策略.pdf (4.65 MB)
04_Altera_FPGA的资源优化.pdf (2.63 MB)
05_时序优化工具DSE.pdf (1.02 MB)
self_study_Altera_CPLD的资源优化.pdf (2.65 MB)
第二天实验.rar (1.46 MB)
第三天
01_Quartus II 增量式编译（QIC）和LogicLock.pdf (7.55 MB)
02_1_Timing_Optimization_8_0.pdf (434.92 KB)
03_1_FPGA功耗分析工具EPE.pdf (2.26 MB)
03_2_FPGA功耗分析工具PPA.pdf (2.98 MB)
04_FPGA功耗优化.pdf (2.21 MB)
第三天实验.rar (5.12 MB)
两个实验
ddr.zip (10.22 MB)
Lab.zip (9.54 MB)

jimcmwang · 发表于 2016-4-14 15:57:07

Altera的关于时序、功耗优化的培训资料
FPGA, altera, 时序优化, 功耗优化
附件是Altera的官方培训课程。为期三天，内容包括TimeQuest的使用，从classic time constrain过渡到TimeQuest，如何写时序约束，如何让约束源同步接口和对DDR接口进行时序约束，如何在设计中采用Altera推荐的代码风格，如何使用增量编译，如何估计设计功耗，如何对FPGA设计进行功耗、面积和速度的优化。个人认为很有参考和学习价值。最后两个附件是Altera提供的示例project。希望能对大家有帮助。
第一天
01_静态时序分析基本原理和时序分析模型.pdf (2.04 MB)
02_使用Quartus II Timequest时序分析器约束分析设计.pdf (9.86 MB)
04_使用Timequest约束和分析源同步电路.pdf (2.76 MB)
self_study_DDR_DDR2时序收敛分析.pdf (9.66 MB)
self_study_传统时序分析器TAN到基于SDC的Timequest时序分析器转换.pdf (3.56 MB)
第一天实验.zip (2.41 MB)
第二天
01_Altera器件的推荐代码风格.pdf (5.68 MB)
02_Quartus II时序优化策略.pdf (4.65 MB)
04_Altera_FPGA的资源优化.pdf (2.63 MB)
05_时序优化工具DSE.pdf (1.02 MB)
self_study_Altera_CPLD的资源优化.pdf (2.65 MB)
第二天实验.rar (1.46 MB)
第三天
01_Quartus II 增量式编译（QIC）和LogicLock.pdf (7.55 MB)
02_1_Timing_Optimization_8_0.pdf (434.92 KB)
03_1_FPGA功耗分析工具EPE.pdf (2.26 MB)
03_2_FPGA功耗分析工具PPA.pdf (2.98 MB)
04_FPGA功耗优化.pdf (2.21 MB)
第三天实验.rar (5.12 MB)
两个实验
ddr.zip (10.22 MB)
Lab.zip (9.54 MB)

jimcmwang · 发表于 2016-4-14 15:59:36

Altera的关于时序、功耗优化的培训资料
FPGA, altera, 时序优化, 功耗优化
附件是Altera的官方培训课程。为期三天，内容包括TimeQuest的使用，从classic time constrain过渡到TimeQuest，如何写时序约束，如何让约束源同步接口和对DDR接口进行时序约束，如何在设计中采用Altera推荐的代码风格，如何使用增量编译，如何估计设计功耗，如何对FPGA设计进行功耗、面积和速度的优化。个人认为很有参考和学习价值。最后两个附件是Altera提供的示例project。希望能对大家有帮助。
第一天
01_静态时序分析基本原理和时序分析模型.pdf (2.04 MB)
02_使用Quartus II Timequest时序分析器约束分析设计.pdf (9.86 MB)
04_使用Timequest约束和分析源同步电路.pdf (2.76 MB)
self_study_DDR_DDR2时序收敛分析.pdf (9.66 MB)
self_study_传统时序分析器TAN到基于SDC的Timequest时序分析器转换.pdf (3.56 MB)
第一天实验.zip (2.41 MB)
第二天
01_Altera器件的推荐代码风格.pdf (5.68 MB)
02_Quartus II时序优化策略.pdf (4.65 MB)
04_Altera_FPGA的资源优化.pdf (2.63 MB)
05_时序优化工具DSE.pdf (1.02 MB)
self_study_Altera_CPLD的资源优化.pdf (2.65 MB)
第二天实验.rar (1.46 MB)
第三天
01_Quartus II 增量式编译（QIC）和LogicLock.pdf (7.55 MB)
02_1_Timing_Optimization_8_0.pdf (434.92 KB)
03_1_FPGA功耗分析工具EPE.pdf (2.26 MB)
03_2_FPGA功耗分析工具PPA.pdf (2.98 MB)
04_FPGA功耗优化.pdf (2.21 MB)
第三天实验.rar (5.12 MB)
两个实验
ddr.zip (10.22 MB)
Lab.zip (9.54 MB)

studentedu · 发表于 2016-5-12 14:17:14

谢谢分享

Augus · 发表于 2016-5-12 19:09:39

谢谢分享,学习时序分析

[资料] Altera的关于时序、功耗优化的培训资料

站长推荐 /1