vhdl,if语句中可不可以包含两个信号的沿触发呢

sarah.china · 发表于 2011-8-30 10:51:45

一般很少去这么判断边沿的，因为你的进程一般都是靠边沿来触发的，主要还是要看你实现的逻辑在电路中是否有 ...
gaurson 发表于 2011-6-14 13:38

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gaurson ：
同样感谢你的热心回答，终于有个人可以讨论了。这个帖子是我刚开始初学VHDL的时候，好久没人回复我也就放弃了，没想到今天GOOLGE另一个问题的时候竟然排在前边，好开心啊
学到现在，还是有些问题不明白，实验室大部分是做MATLAB的，我就瞎摸索了。嘿嘿

sarah.china · 发表于 2011-8-30 10:57:38

回复 4# gaurson

gaurson ：
同样感谢你的热心回答，终于有个人可以讨论了。这个帖子是我刚开始初学VHDL的时候，好久没人回复我也就放弃了，没想到今天GOOLGE另一个问题的时候竟然排在前边，好开心啊
学到现在，还是有些问题不明白，实验室大部分是做MATLAB的，我就瞎摸索了。嘿嘿

sarah.china · 发表于 2011-8-30 11:22:08

回复 8# mcupro

嘿嘿，谢谢你的回答，这个是好久发的帖子，今天竟然搜到了。
一个多月过去了，感觉自己的对VHDL的理解还是很模糊，我不明白这个描述语言是什么意思呢，他和代码是怎么样对应起来的
有时候并行串行就弄得我很复杂

rice973 · 发表于 2011-8-30 15:24:52

LZ写的就不是VHDL啊。。学语言还是自己编个小工程学的快点。

snowinmoon · 发表于 2011-8-30 17:27:11

亲，你是不是吧VHDL和verilog hdl学混了。建议你先学好VHDL再学verilog

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[求助] vhdl,if语句中可不可以包含两个信号的沿触发呢

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