（已解决）modelsim仿真Xilinx Ram时 I找不到BLK_MEM_GEN_V2_7

zya1314125 · 发表于 2011-6-1 10:54:38

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本帖最后由 zya1314125 于 2011-6-4 18:01 编辑

我用modelsim 仿真 Xilinx 的ram 模块时报了下面的错误
# ** Error: (vsim-3033) ram_ip.v(120): Instantiation of 'BLK_MEM_GEN_V2_7' failed. The design unit was not found. 未命名.jpg

我也把Xilinx的XilinxCoreLib simprims unisims三个库编译到modelsim的目录下了
哪位大大帮帮我
今天看有一个教程，发现在编译的时候选择start stimulation，之后再libiary中把corelib的库在添加进来就好了

gaurson · 发表于 2011-6-1 13:15:56

看样子你好象编译的是VHDL的库，VERILOG的库应该库名字后有一个r的后缀。不知道是不是这样的？

zya1314125 · 发表于 2011-6-4 08:22:46

回复 2# gaurson

没，我编译的是verilog的，你说的应该是自己给库命名的时候加的xxx_ver吧

zhangyang768 · 发表于 2011-6-4 09:17:41

找不到库。。。看来是编译得不对了！
当然不编译也是可以的，不过得在仿真的时候，把Xilnx的仿真源文件一起放到ModelSim的仿真脚本里。
可能是Do文件吧，自己看看仿真的脚本就明白了！
过程一般是编译(VCOM)，仿真（Vsim)，然后运行(Run)。

zhangyang768 · 发表于 2011-6-4 09:19:57

是的，库名应该是不能乱给的，Verilog的库存应该要加_ver后缀的，看脚本就知道是调用的什么库的！
不想改库名的话，那可以改脚本。

xiaosha921 · 发表于 2011-7-14 17:01:33

我也遇到了同样的问题，三个库XilinxCoreLib simprims unisims三个库编译到modelsim的目录下了
，Verilog的库也是_ver后缀，但是还是有错误，不知大道怎么解决，望回复，谢谢

woaikongxicy · 发表于 2011-7-14 17:17:44

谢谢分享！

zhinbao · 发表于 2011-7-15 11:48:15

找不到库。。。看来是编译得不对了！
当然不编译也是可以的，不过得在仿真的时候，把Xilnx的仿真源文件一起放到ModelSim的仿真脚本里。
可能是Do文件吧，自己看看仿真的脚本就明白了！
过程一般是编译(VCOM)，仿真（Vsim)，然后运行(Run)。

zhinbao · 发表于 2011-7-15 11:50:13

找不到库。。。看来是编译得不对了！
当然不编译也是可以的，不过得在仿真的时候，把Xilnx的仿真源文件一起放到ModelSim的仿真脚本里。
可能是Do文件吧，自己看看仿真的脚本就明白了！
过程一般是编译(VCOM)，仿真（Vsim)，然后运行(Run)。

bin2011 · 发表于 2012-6-22 09:50:21

楼主能具体说下怎么解决的我是新手也遇到同意问题。。。

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