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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › DAC 仿真问题
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查看: 2218|回复: 1

[讨论] DAC 仿真问题

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星星7891
发表于 2011-5-27 20:35:15 | 显示全部楼层 |阅读模式

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我在做DAC时有一个问题很不清楚，在DAC仿真时，用verilog-a做了一个理想的ADC，那么这个ADC的输入频率，时钟采样频率，与DAC的时钟采样频率有什么关系，应该怎么设？求分析！！！
仿真, 分析, 理想

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星星7891
 楼主| 发表于 2011-5-27 20:36:05 | 显示全部楼层
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