always 结构中敏感列表

天天PDF · 发表于 2011-5-25 19:31:43

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verilog中always结构中敏感变量中是不是最多只能有两个边沿敏感的变量？

rvisk · 发表于 2011-5-25 19:33:48

没限制
直接always(*)吧

tf_0991 · 发表于 2011-5-26 00:01:34

可以将敏感信号先做一定逻辑处理再放入Always敏感列表里。

shiran · 发表于 2011-5-26 15:36:59

好像没限制啊

tradition · 发表于 2011-5-26 16:50:36

无限制的，多个呗，时序逻辑一般一个时钟一个reset，实际上你多加几个也一样工作

a52581120 · 发表于 2011-5-26 18:00:46

应该没有限制吧

yellowfly001 · 发表于 2011-5-26 18:06:28

没限制不过多了可能易出错了

justshuashua · 发表于 2011-5-26 18:22:40

时序逻辑中一个时钟一个异步复位，组合逻辑可以直接用*号表示

MOSFET · 发表于 2011-8-27 15:12:18

试试综合一下4个以上的边沿触发试试
综合软件很难找出你想要的器件来满足你
最多三个：时钟，异步复位，异步置位
异步操作太多，会给你的设计带来很多麻烦。
我喜欢的写法：一个时钟+一个上电复位，其他全采用同步设计。

justshuashua · 发表于 2011-9-1 08:37:11

一个时钟一个异步复位哈

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