xilinx 两个DCM 使用的问题，求解

dlb05061131

我们的一个设计中要使用两个完全不同的时钟频率，需要使用两个DCM，把这两个频点倍出来，但是，我们只有一个时钟输入。也就是说，一个clkin，两个sys clock，

当我在使用两个dcm的时候，不管是通过串联起来（好像是不支持了），还是并联，都会报错。因为不可以一个时钟驱动两个buf，也就是驱动不了两个dcm。

讲的好像有点不是很清楚。总的来说，就是怎么使用两个dcm获得完全不相关的频点。

谢谢。这个问题，我之前用buf绕来绕去好像侥幸通过了布局布线，但是，感觉还是没有解决这个问题。

dlb05061131

自己顶一下，牛们！！

ee_designer

同一个时钟进去两个DCM出来的时钟还是比较相关的吧，都是跟那个输入时钟相位锁定的，DCM的使用可以看芯片的user guide，不过遇到这种情况可能用PLL比较合适吧，呵呵！

dlb05061131

回复 3# ee_designer


    现在对xilinx里边的时钟管理模块越来越糊涂了。好像它里边的时钟管理模块有很多。
一个时钟进到两个DCM里边，当然是相关的了。就是不知道一般情况下，如果使用到两个不相关的频率时钟，你们一般是怎么处理的。

acgoal

“因为不可以一个时钟驱动两个buf，也就是驱动不了两个dcm”，你不要让DCM插入IBUF，DCM生成的时候会有选项的，你在设计中自己将输入时钟插入IBUF，然后分别驱动两个DCM。我就是这么解决的。

dlb05061131

回复 5# acgoal


    谢谢版主，我试一下。

dlb05061131

回复 5# acgoal


    可能是我没有完全理解你的意思。我还是没办法把两个DCM并联使用。不管怎么加入buf，从1到2 ，始终都会有一个wire驱动两个buf。

eaglelsb

要么考虑使用PLL吧，任意分频，省事点。
另外，对于spantran 6系列的DCM，在仿真时可以分频，而实际调试中并没有起到分频的效果，我见到过两次，最后都改用PLL了。

acgoal

回复 7# dlb05061131


    你没明白我的意思，你看生成的DCM的verilog文件，就是文件夹下面扩展名是.v 的文件，里面的CLK_IN是不是一开始就接到一个IBUFG上面了？你把这个删掉，在DMC的外面接上一个IBUFG，然后分别驱动两个DCM。这样就可以了。明白了么？
如果是用图形界面产生的话，这个操作也可以在生成DCM的图形界面里面取消这个输入时钟的IBUFG。然后生成之后在设计顶层自己例化一个IBUFG。
以上两个方法均可。

input clock_in;
IBUFG ( .A(clock_in), .B(clock_in_ibufg));

DCM_A (.CLK_IN(clock_in_ibufg)....);
DCM_B (.CLK_IN(clock_in_ibufg)....);

dlb05061131

回复 9# acgoal


    谢谢版主，我明白了。

   之前不理解是删掉DCM里边的bufg。

   再次对版主耐心的指教表示感谢。