！！！FPGA时钟问题求教！！！急！！！

netshell · 发表于 2011-5-20 15:38:54

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请问一个时钟信号（单端的）从FPGA的N端信号管脚输入，而不是从P端输入，对设计是否会有影响如何解决？谢谢！

chit_wps · 发表于 2011-5-20 16:05:00

没关系的吧

demonsolar · 发表于 2011-5-20 16:38:31

看你速度要求怎么样，如果不高，没有问题的

justshuashua · 发表于 2011-5-20 17:06:09

没什么影响的吧，一般差分对管脚做单端时，两个角都可以作为全局时钟管脚的。

asic_wang · 发表于 2011-5-20 17:45:20

没有，N和p是为了差分时钟输入

netshell · 发表于 2011-5-20 19:34:43

回复 5# asic_wang

好像用N的话时钟会不大好的吧！？

acgoal · 发表于 2011-5-20 22:21:57

Xilinx的datasheet明显有强调，用P端是最优的单端时钟方案。

luckymiaojw · 发表于 2011-5-20 22:22:57

最好是别这样，这样你的编译是得加特殊约束的，而且FPGA的设计一般是不让这么做的

yesowen · 发表于 2011-5-21 13:11:53

单端时钟的性能差点，高速跑不上去

dspmimo · 发表于 2011-5-21 22:12:54

如果是xilinx的，最好别用，特别是你还用了P端做时钟的时候。有时候非得在系统变量里面加个CLOCK_DEDICATED_ROUTE = FALSE 才行。

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