关于verilogA求助

favourite626

小弟要用verilogA写一个8位循环计数器
功能为：时钟上升沿触发，输入高电平输出加1，输入低电平输出减1
这是我写的程序：
`include "constants.h"
`include "disciplines.h"
module int_8b( B7, B6, B5, B4, B3, B2, B1, B0, Din, CLK);
electrical     B7, B6, B5, B4, B3, B2, B1, B0, Din, CLK;
parameter real trise = 0.1u;
parameter real tfall = 0.1u;
parameter real tdely = 0.1u;
parameter real vlogic_high = 1.8;
parameter real vlogic_low  = 0;
parameter real vtrans_clk  = 0.9;
`define num_bits  8
integer i;
integer m;
integer halfscal;
real fun[0:`num_bits-1];
analog begin
  @ (initial_step) begin
   i=0;
  end
  
  @ (cross(V(CLK) - vtrans_clk, +1)) begin
   halfscal = 128;
   if (V(Din) >= 0.9) begin
    if (i=255) begin
    i=0;
    end
    else begin
    i=i+1;
    end
   end
   else if (V(Din) < 0.9) begin
    if (i=0) begin
    i=255;
    end
    else begin
    i=i-1;
    end
   end
  
  for (m=(`num_bits-1); m >=0; m=m-1) begin
   if (i > halfscal-1) begin
   fun[m]=vlogic_high;
   i = i - halfscal - 1;
   end
   else begin
   fun[m]=vlogic_low;
   end
   halfscal = halfscal / 2;
  end

end

V(B7) <+ transition( fun[7], tdely, trise, tfall );
V(B6) <+ transition( fun[6], tdely, trise, tfall );
V(B5) <+ transition( fun[5], tdely, trise, tfall );
V(B4) <+ transition( fun[4], tdely, trise, tfall );
V(B3) <+ transition( fun[3], tdely, trise, tfall );
V(B2) <+ transition( fun[2], tdely, trise, tfall );
V(B1) <+ transition( fun[1], tdely, trise, tfall );
V(B0) <+ transition( fun[0], tdely, trise, tfall );

`undef num_bits
end
      
endmodule
但是仿真时八个输出一直是0   找了半天也没找到错误
大家帮我看看啊
跪谢啊！！！

大飞

发现一个
判断条件 ==

北极鸟

学习一下....

王仁广

回复 1# favourite626


   请问版主问题解决了吗，你附上的代码有语法错误，判断应该是==，最近也需要用到这个，跟你有一样的问题，你后来怎么解决的？

林厅子

最近在学veriloga，for循环中的i=i-halfscale-1，最终是0 ，所以计数只会计到1

纵横

王仁广 发表于 2017-12-22 14:42
回复 1# favourite626

请问一下大佬这个问题解决了吗，麻烦赐教

newrfdesign

Thanks for sharing

彼月停云

赞同5#，可以在中间另外设一个变量将i赋给m，把作为计数的i和下面的i做区分（比如说后面用m，m=m-halfscale...)，这样后面的m在变的时候就不会影响上面的i