异步fifo的verilog代码问题

xiaolisheng · 发表于 2014-6-21 21:17:32

小小的建议：
1：所有的FIFO深度和地址在端口定义的时候参数化处理。就比较通用；
2：存储部分的数据容量上了两千最好能够用BLOCK_RAM进行存储（RAM不够除外）；
3：FIFO的满FULL信号一般不会直接用，最好直接做个几乎满的信号（水线可配置的）；
4：读数据几拍出数据也能够参数化处理。
一点不成熟的想法！

钰头 · 发表于 2015-2-11 09:06:24

正在学习，谢谢

木木123 · 发表于 2015-2-11 09:14:50

你这个异步fifo程序是好的吗？

cmy46 · 发表于 2015-2-12 02:41:29

进来看看的

bjzhaoxh77 · 发表于 2015-2-27 15:40:23

根据需要，计算fifo的深度。

cornhill · 发表于 2015-2-27 16:08:11

写写练习还可以。实际都是ip的。

cornhill · 发表于 2015-2-27 16:09:25

为什么读指针计数那的程序里面没有如果rptr=8'hff时的情况，if(rptr==8'hff) rptr
seuwxyzh 发表于 2014-6-18 19:29

登录/注册后可看大图

这到没关系。加满后会自动到8‘h00

disenchanted · 发表于 2015-8-13 15:19:30

回复 5# jackertja

威武，深入浅出啊。

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