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[求助] fm中VHDL文件设置顶层文件出错怎么回事？

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愤怒的小鸟

发表于 2011-5-11 17:13:47 | 显示全部楼层 |阅读模式

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运用formality形式验证时，原文件是VHDL文件
在reference下设置set top design 出错
error:RTL interpretation messages were produced during link.
Verification results may disagree with a logic simulator.
error:failed to set top design to 'r:/work/sms4'

求助啊，用verilog的文件可以通过啊

Design, during, failed, produced, Reference

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