请教关于PLL数模混合仿真时的问题

海之子306916 · 发表于 2011-5-10 14:39:44

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用cadence做小数锁相环的仿真，小数分频器和DSM用的是verilog的代码仿真，但是将verilog代码写成一个.v文件后在config文件中就会找不到所有的子模块，请问这个问题有什么比较好的解决方案没（子模块比较多）？

haibianxia · 发表于 2011-5-10 16:17:24

回复 1# 海之子306916

以前我遇到过该问题，后来被我解决了。第一步：你重新导入子模块的.v文件。第二步：你查看一下top.v文件有没有语法不兼容的问题？

海之子306916 · 发表于 2011-10-18 10:14:45

谢谢已解决

icwangrui · 发表于 2012-7-20 14:24:39

你们是怎么解决的呢，我现在做也出现了同样的问题，我只能把所有的.v的文件加在一个文件里面，谢谢

zhangrenguo · 发表于 2012-8-1 10:20:52

回复 1# 海之子306916

请教你一下，你的混合信号仿真是用的IUS嘛？安装的哪个版本呢？我我装过IUS920和IUS56，这两个软件的license都配置有问题？能不能指点一下，谢谢～～～～

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