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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 华为Verilog约束
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楼主: 雪剑

[资料] 华为Verilog约束

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清扬如昀
发表于 2011-4-19 15:50:54 | 显示全部楼层
verilog约束？？啥意思？？
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voritud2011
发表于 2011-4-19 16:58:20 | 显示全部楼层
支持一下
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xcrabx
发表于 2011-4-21 22:34:43 | 显示全部楼层
学习一下
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zfx253
发表于 2011-4-22 14:42:09 | 显示全部楼层
这么小
华为的文档含金量一般啊
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qdg945
发表于 2011-4-23 15:04:54 | 显示全部楼层
资料挺偏，可以看看
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lalajohn
发表于 2011-4-24 14:57:12 | 显示全部楼层
good material for timing constraint
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dlb05061131
发表于 2011-4-25 13:58:57 | 显示全部楼层
谢谢楼主共享了。
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fancyhana
发表于 2012-2-23 16:13:17 | 显示全部楼层
学习一下
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