求助关于异步时钟中的时序约束问题

sdust.wwk · 发表于 2011-4-15 02:11:38

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本帖最后由 sdust.wwk 于 2011-4-15 02:12 编辑

谢谢关注

请问，上面这种情况对输出端out的输出延时约束如何加
在制定clock时如何下
谢谢
creat_clock clk1
creat_clock clk2
set_input_delay
除此之外还需要要约束些什么呢

scorpion · 发表于 2011-4-15 07:59:28

setup_output_delay -add_delay -clock clk1
setup_output_delay -add_delay -clock clk2

rencj1979 · 发表于 2011-4-15 16:21:22

学习一下先

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