怎么在cadence中做数字模块

qinlongdwtdx · 发表于 2011-4-11 16:18:17

您需要登录才可以下载或查看，没有账号？注册

×

小弟正在学习IC数模混合，不知道怎么在此cadence中用verilog写数字部分，然后生成 symbol？还请各位前辈指点

luluweilulu · 发表于 2011-4-11 21:39:19

作为小白，弱弱的问一句，直接用管子搭可以不？

jijizem · 发表于 2011-4-15 01:06:06

不是要自己搭的么？

fengsui · 发表于 2011-4-17 16:14:34

数字部分需要用综合工具如design compiler等产生针对具体工艺的门级电路，然后要么通过数字P&R产生数字版图，再合并到模拟版图中，或将模拟版图合并到数字版图中，也可在模拟版图工具中直接调用综合后的数字网表，并进行半手工的P&R

xiongzhh · 发表于 2011-4-21 08:31:59

可以用spectre-verilog做混合仿真，教程自己Google一下就有了，很简单的！

qinlongdwtdx · 发表于 2011-5-18 21:02:13

spectre-verilog应该是最佳的，多谢了

大飞 · 发表于 2011-5-19 09:31:55

直接导入verilog，可自动生成symbol；再用spectreverilog 或ams仿真

lyjh7770237 · 发表于 2014-5-9 22:33:20

路过学习，谢谢LZ

账号		自动登录	找回密码
密码			注册

[原创] 怎么在cadence中做数字模块