用Verilog-AMS编写的运放是不是不能区分正向输入和反相输入端呢？

beyonce · 发表于 2011-4-8 16:09:26

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用verilog-AMS编写了个运放的模块，但只有写端口名的时候区分了下inn和inp，但我想仿真器应该不会用端口名来区分正向输入端和反相输入端的吧~~~~~~

过路心客 · 发表于 2011-4-8 17:42:41

仿真器是不会根据名字区别，但是你的模块里面怎么写的呢？难道不是 out=A0*(inp-inn) ?

beyonce · 发表于 2011-4-10 11:23:02

回复 2# 过路心客

恩，这样是不是不成呢~~~

过路心客 · 发表于 2011-4-10 21:18:29

这样是可以的。其实模型可以有很多种写法，可以很宏观的只有一个输入，一个输出，定义一个放大倍数；可以定义成小信号电路的模式；甚至可以写成晶体管级的，只决定于你需要什么样的模型。

beyonce · 发表于 2011-4-11 10:14:29

回复 4# 过路心客

好的，谢谢！

hanbenguang · 发表于 2011-4-13 06:58:13

verilog AMS仿真模拟电路很好吗

beyonce · 发表于 2011-4-13 09:28:51

回复 6# hanbenguang

挺好的啊

hujiaomianhao · 发表于 2014-8-30 16:48:27

学习中！！！

[讨论] 用Verilog-AMS编写的运放是不是不能区分正向输入和反相输入端呢？