Tetramax atpg simulation problem help

antilope · 发表于 2011-7-27 09:21:01

回复 9# 雨打溪风

我现在用TMAX自身的仿真器做仿真，logic simulation能通过，而run_fault_sim -sequential 时则报跟你上面一样的错。不知道什么原因？

雨打溪风 · 发表于 2011-7-27 15:17:04

回复 10# antilope

你生成的pattern是stil格式的？stil的我没试过，我的是.v格式的，.v格式的我看了一下没有你说的那个系统函数。VCS不需要其他设置直接编译就可以了。

otogyg · 发表于 2012-3-16 16:44:35

回复 12# 雨打溪风

不知兄弟问题解决没，我现在也遇到了类似的情况。
还望指教!

geffory83 · 发表于 2012-3-19 11:55:15

Hi 雨打溪风,
看了你pattern的报错信息，发现你的主要错误是P3[0]和P3[3]这2个SCAN OUT上报出来的问题。
而根据你给出的出错信息，可以分析出来以下的特性：
出错的点都是在0->1或者 1->0跳变的点发生的问题。

根据我的经验往往出现以上错误是由于SCAN CLOCK的相位不符合照成的。

有可能你的SCAN CHAIN 0和4采用的是SCAN CLOCK的下降沿，而其他的SCAN CHAIN用的是上升沿。
而SCAN_CLOCK的相位此时只能符合上升沿的SCAN CHAIN的需求，
对于下降沿的SCAN CHAIN需要调整SCAN CLOCK相位才能符合SCAN OUT的CLOCK比对预期。

建议：
可以将P3[0]和P3[3]这2个信号的比对时间相对其他点在verilog中加一些延时后，进行比对。
在测试机台上，往往也会单独对这些CHAIN进行延时处理。

clean_water · 发表于 2012-4-13 16:20:05

以前也遇到过，不过现在已经解决了，大多是一些Analog IP或者memory是否设置成了blackbox，
还有就是设计是否有问题，设计如果OK，一般scan设置到位了，还是很容易过的，
sdf标注成功没？还有vcs的某些命令也会影响到仿真结果。过程比较简单，但是需要很细心~~~
如果木有sdf，也可以先只仿logic，暂时不用标注sdf，可以试试。

tigerajs · 发表于 2012-6-14 17:28:01

请问可以向你具体的请教下吗

liping09003 · 发表于 2013-9-25 08:20:55

回复 10# antilope

我也碰到了上述问题，请教一下你最后是如何解决的~

tabooes · 发表于 2017-5-27 10:40:23

很多情况是时序信息没有添加导致的。sdf没有反标

老毛桃 · 发表于 2017-6-8 00:00:57

pattern 0 就开始出现mismatch 而且从朋友你给出的log来看，^_^！都mismatch了。所以建议先做FV，保证net没问题。接下来重点查看test_setup阶段是否正确配置电路工作在DFT模式下。

fangwang85 · 发表于 2019-1-10 20:39:05

回复 1# 雨打溪风

mark 一下

[讨论] Tetramax atpg simulation problem help

站长推荐 /2