65nm 管子的gate leakage对运放设计影响严重吗？

goodsilicon · 发表于 2011-3-29 09:59:40

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请教：65nm 管子的gate leakage对运放设计影响严重吗？65nm对模拟设计（非射频）有没有什么好处？

望用过的兄弟告知一二，谢谢！

muyu0786 · 发表于 2011-3-29 11:19:32

做运放用65nm,有点不靠谱。
运放的match，offset怎么保证啊！！

vdslafe · 发表于 2011-3-29 13:03:35

高速的，还不错。leakage 没啥的

hezudao · 发表于 2011-3-29 16:32:56

回复 2# muyu0786

开玩笑为啥65nm就不能保证。

hezudao · 发表于 2011-3-29 16:36:16

回复 1# goodsilicon

看你over drive了和size了，40nm就遇到过，65要好一点

muyu0786 · 发表于 2011-3-30 09:02:43

回复 4# hezudao

把面积做很大是可以保证，但是既然这样何必用65nm呢，用l大的不就好了，也不容易有leakage。

goodsilicon · 发表于 2011-3-30 09:24:20

谢谢各位，SOC，工艺由不得我。

hezudao · 发表于 2011-3-31 03:58:38

回复 6# muyu0786

显然有好处，同等面积的管子，mismatch还是变小的。也就是同样的offset可以用更小的面积实现。

muyu0786 · 发表于 2011-3-31 08:43:41

回复 8# hezudao

你是说用65nm工艺的好处，我是说用65nm但是L值不要用最小尺寸，就应该没有楼主说的leakage问题，也能合理避免mismatch

goodsilicon · 发表于 2011-3-31 09:04:08

回复 hezudao

你是说用65nm工艺的好处，我是说用65nm但是L值不要用最小尺寸，就应该没有楼主说的 ...
muyu0786 发表于 2011-3-31 08:43

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我的意思是gate leakage，和最小尺寸关系不大。

[求助] 65nm 管子的gate leakage对运放设计影响严重吗？