请教DC综合的问题，我是新手，请大家指点

beifengwx1100

我最近在用DC综合一个RTL级代码，代码是用verilog写的。

综合的经历如下：
因为我是新手，以前没用过DC，所以就从DC的图形界面design_vision入手，施加了一些约束，然后编译。
约束包括：set target_library，set link_library，set symbol_library，read_file -format verilog，current_design，link，reset_design，set_operating_conditions，set auto_wire_load_selection true，set_wire_load_mode enclosed，set_driving_cell，set_load，set_fanout_load，create_clock，set_dont_touch_network，set_clock_latency -source，set_clock_latency，set_clock_uncertainty，set_clock_transition，set_dont_touch，set_drive 0 [list SCLK rst]，set_max_capacitance，set_max_fanout，set_max_transition，set_input_transition，set_input_delay，set_output_delay，set_max_area 0，set_structure -boolean true -boolean_effort high，set_fix_multiple_port_nets -all -buffer，check_design，check_timing，uniquify，compile，compile -map_effort high -incremental_mapping。
我编译之后，发现保持时间和建立时间的SLACK都是负的，显然不满足要求。

而且有一个很重要的问题，我是需要根据什么来设置约束的大小。比如说，设置set_input_delay,set_max_capacitance,要设置多大？？？
怎么选择设置的大小才能使综合出来的电路能在芯片生产出来之后不会出现问题，保证设计的正确性？？？

有人说，需要查看库文件，查找每个原件的延时信息等参数，这是真的吗？？？
还有就是，我需要设置哪些参数，我列举的都需要吗？？？还需要添加别的约束吗？？？

我用的是中芯国际.18的库。

请大家给我点建议，最好详细点，我第一次用DC，第一次综合。先谢谢大家了。

wodeqinshi709

有些数值是经验值哦

beifengwx1100

回复 2# wodeqinshi709

就是说需要自己反复的试验？？？
可怎么判断试验的结果是不是正确呢？？？

liuguojia612

用图形和用命令行是一样的 只不过命令行模式下一般都把所有的命令写在一个.tcl文件里 然后source一下就可以运行了
那些约束条件具体加多少值 建议你多看看资料吧 eetop上这方面资料不少的
确实不少参数要跟据库来的 比如说set max transition 这个值一般是要看.lib文件里每个cell的参数列表 最有用的就是那个有两个index 一个表示转换时间 一个表示负载的表 一般取转换时间那一行中间偏左的值作为set max transition的值
如何设置参数必然是个漫长的积累的过程 慢慢来吧

gubo1

约束并不是简单的命令堆砌，重要的是要知道每一个命令的意义，知道DC工具根据这个命令执行什么操作。不同的设计有不同的约束需求。

fxcprince

经验还是很重要的，慢慢来