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楼主: beifengwx1100

[求助] 请教DC综合的问题,了解DC的请进,我是新手,请大家给点建议

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发表于 2011-6-20 19:01:34 | 显示全部楼层
我也来长点见识
发表于 2014-8-1 20:19:35 | 显示全部楼层
个人认为,这些参数的设计都要根据你工程的设计规范吧,有了设计规范,适当的加紧百分之十的约束,以便给后端布局布线预留一定的margin
发表于 2015-11-5 11:14:53 | 显示全部楼层
不知道你现在是不是已经是大神了?求分享经验
发表于 2016-8-12 17:18:06 | 显示全部楼层
BUCUO!!!!!
发表于 2016-9-25 10:58:46 | 显示全部楼层
xuexi
发表于 2016-9-25 11:02:39 | 显示全部楼层
xuexi
发表于 2016-9-28 13:17:18 | 显示全部楼层
谢谢楼主
发表于 2016-9-28 14:18:24 | 显示全部楼层
看你的问题,你是有两个方面的迷茫:
1.有哪些约束值需要设置?怎么设置?
  其实综合约束中需要设置大小的值就那么几个。
1.create_clock的时钟周期;
2.fanout大小,一般按照32定义吧,这个定义多少,区别很小;
3.set_max_transition按照库中的最大值设置,或者设置小一点,过约一点保险;
4.set_input_transition/set_drive/set_driving_cell都是同样的东西,你就直接找库中驱动一般的buf当做driving_cell设置就可以(使用set_driving_cell命令)
5.set_load也使用这个buf的cap设置
6.set_input/output_delay:分两种情况:a.有明确的对接时序要求(比如接口协议手册,或者对端器件手册),那么按照要求来约束;b.模块级别的接口约束,可以约束周期的70%(大于50%即可,主要是为了过约,让工具尽量优化自己模块的接口逻辑)

2.正确设置约束之后,slack为负,怎么办?
约束设置正确,那么我们就分析slack为负的原因:
1.是否是端口时序:如果是,看看接口过约70%是否过于激烈。如果violation真的很大,就看看对端的路径走了多少,是否可以放松约束。
2.reg2reg的路径:a.判断路径是否真实,是否可以设置multicycle,false等;
                           b.判断时钟周期设置是否正确,是否自己周期设置错误;
                           c.如果路径真实,时钟正确,请看看详细路径,哪个地方的delay异常,是不是transition没有解,或者cap太大;
                           d。分析这种异常是因为脚本 设置原因还是工具优化原因(violation较大路径阻碍工具优化其他地方)。
                           e。如果路径delay没有异常地方,就是因为路径级数太多,cell delay叠加导致path delay太大。那么可以告诉设计人员修改代码。
                           f.如果代码不能修改。那么请使用svt,lvt,或者ulvt速度快的cell综合。
                           g。如果设计要求功耗,不能使用这些高速cell。那么请降频吧
发表于 2016-12-6 16:16:45 | 显示全部楼层
回复 18# hitten


    perfect answer
发表于 2016-12-6 19:56:03 | 显示全部楼层
学习了
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