关于DC网表综合中的memory

ldcyes · 发表于 2011-3-17 15:15:49

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用ARTISAN生成的synopsys模型，转成.db
综合时被当成blackbox进行分析，网表仿真vg 中发现会找不到该模块，仿真结果出现红线。
如何正确的进行网表仿真呢？

GloriaChung · 发表于 2011-3-17 16:49:06

memory module是不会写到综合后的netlist里面的，仿真的时候需要读memory的“.v”库文件的

ldcyes · 发表于 2011-3-17 17:36:12

明白了，那designware的仿真文件要不要呢会不会DC也不会写到netlist里面呢？

GloriaChung · 发表于 2011-3-17 17:57:17

你自己看看仿真工具有没有报DW的blackbox就好了
dw只是门级的描述，通常是没有map到具体的standard cell的，在综合完成的netlist中会写出dw的门级表述

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