请教一个关于SDC的设置问题。

xixizhihua · 发表于 2011-3-11 18:30:04

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各位物理设计的前辈们，我遇到一个在SDC设置上的一个问题，请大家指点一下。
是这样，为了防止在标准单元布置时，由于fanout过大，导致大延迟。
所以，我通过用RCP综合时候，在SDC里设置了最大fanout为15。
起初，效果还是不错的。
但是，现在，我发现其中一个lsu部件的路径，逻辑级数过多，已经成为了关键路径。（只插2级小buffer。）
我请前端的设计者改代码，前端说，他代码没问题，是我综合得不好，后端水平菜导致的问题，不肯改。
我不大懂前端，所以也不敢还嘴，只能回来想办法。

我想，可能是由于我这个部件fanout设置小了，造成逻辑级数增加。
我希望，其它的部件，像EXU，FGU这些部件等，依然max_fanout为15.
而把lsu的max_fanout设置成20，或者25.
然后，再综合。
我想请教一下各位朋友，我该如何设置呢？

在帮助文档中man set_max_fanout中
提示的是，后面可以用[get_ports 端口或模块名]
但我，设置端口名，没有问题。
但设置模块的时候
用get_ports lsu，系统说，找不到这个模块。
用get_module，系统说，没有这个命令。
而且，我担心其它都设置15，lsu设置20，系统会依照小的约束。

所以，我希望会设置Sdc的朋友，能够指点我下，我该怎么设置SDC，才能达到我想要的效果呢？

hawkz · 发表于 2011-3-12 09:09:55

直接把max_fanout 设到5

Albert0317 · 发表于 2011-3-12 12:17:08

谢谢分享！

xixizhihua · 发表于 2011-3-12 21:06:05

回复楼上的朋友。
max_fanout全设置成5，我早期的时候用过。
不过我做的设计规模太大，全5，导致了逻辑级数过多和绕线问题。
通过反复迭代，最后，确定到了18.
现在的问题是，有一个模块，内部的结构太复杂，关键路径上，纯逻辑25级。BUFFER2级
所以，我希望，能够通过适当对该模块放宽一些fanout，让它的逻辑级在RC综合时候小一些。

其它模块，依然保持max_fanout 18.000
不知道各位朋友，谁会在Sdc中这样设置，晚辈求教了。