时间约束更严格，为什么面积更小了呢？请教高人！！！！！

ttxz2009

我们设置时序时。在不考虑OCV时，请将input output delay先设置好，然后将driver load 设置好。 然后再将skew再设置好，此时再将面积设置为0。 这样确定好后，你给二个不同的时钟周期。就会知道。 面积换时间clock的思路了。

你的上二次设置。只是设置的clock， 对驱动能力没设置的话。DC会考虑采用不同的cell来实现的电路。这个也是dc的优化策略，其实在设置constrain时，pin的loading 跟驱动很重要。

zhinvxing

回复 11# ttxz2009


    老兄回复中说“然后再将skew再设置好”中的skew通常是指时钟偏斜，而楼主要约束的是模块的组合延迟。不知ttxz2009此处说的skew莫非就是指的组合延迟，抑或是DC中也用skew来称呼组合延迟。

zhinvxing

回复 10# wangxuede220


    哈哈，在你第一篇帖子中就觉得这点很蹊跷！
    两点建议，
    1：你假设的"开始的延时约束默认值为0”是否成立，查实开始的默认延时到底为多少；
    2：面积约束和延时约束的优先性问题。当你要求DC按照同时满足“面积最小和延时最小”的策略去执行P&R时，可能DC会出现意想不到的效果。（我没用过DC，这点纯猜测）

wangxuede220

回复 13# zhinvxing


     谢谢你！
     第一条我查实后跟你说，现在没法查。
     第二条DC中默认的是时序优先级最高，在满足时序的前提下，对面积进行最大程度的优化。