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查看: 4658|回复: 5

[求助] SDRAM的时序问题

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发表于 2011-3-4 17:58:49 | 显示全部楼层 |阅读模式

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疑问1:写操作时,SDRAM控制器在时钟的上升沿拉高响应的命令引脚,这些命令是在同一个上升沿(有一定的走线时延)被SDRAM采样到,还是在下一个时钟周期(有一定的走线时延)的上升沿被SDRAM采样到呢?我个人是偏向于理解成下一个上升沿采样,因为如果同一个上升沿采样信号的建立时间不可能满足,但是这样理解又产生一个新的问题,就是SDRAM器件如果判断哪个是第一个上升沿,哪个是下一个上升沿呢?

疑问2:我在网上看到一种论点,说的是SDRAM是基于公共时钟同步模式传输数据的,在高速电路设计中只关心建立时间,我对建立时间这样理解可以吗?比如说sdram_we的建立时间最少为2ns,我的电路设计中从FPGA引脚到sdram_we引脚的信号时间裕量只要保证比2ns大就不会产生误操作吗?这样的话那关于SDRAM的高速电路设计的等长设计好像并不是很重要,因为线长的时延相对于ns级的建立时间而言影响实在是微乎其微。

疑问3:顺便请教一下DDR的高速电路设计的建立时间,保持时间与走线时延的关系。
发表于 2011-3-4 21:26:44 | 显示全部楼层
并不是很了解SDRAM,但是据我理解:
1. 你理解的没错,的确是在下一个时钟沿采样,但是后面的疑问完全不存在,建议你好好看看时序图。疑问自然解除。没有人要知道哪个是第一个时钟沿,哪个是下个时钟沿。(不知道你是否了解,但是这个问题的确有点。。。不好解释,自己多领会吧)
2. 你描述的“比如说sdram_we的建立时间最少为2ns,我的电路设计中从FPGA引脚到sdram_we引脚的信号时间裕量只要保证比2ns大就不会产生误操作吗?”,这不正确,如果SRAM的WE建立时间最少是2ns,如果用源同步时钟,上升沿采样,那么FPGA到sdram_we的信号时间余量为"时钟周期-2ns“。应该是这个值。比如周期是5ns,那么时间余量=3ns。
3. 第二点的“这样的话那关于SDRAM的高速电路设计的等长设计好像并不是很重要,因为线长的时延相对于ns级的建立时间而言影响实在是微乎其微”,PCB电路的等长设计据我理解应该是为了约束并行数据线/控制信号之间的skew的,重点不是在信号延迟上吧。
 楼主| 发表于 2011-3-7 08:32:54 | 显示全部楼层
回复 2# acgoal


    谢谢acgoal大侠的答案,但是这句话我不太理解呢,“PCB电路的等长设计据我理解应该是为了约束并行数据线/控制信号之间的skew的”,是什么意思呢,不是很理解呢。
发表于 2011-3-8 20:25:36 | 显示全部楼层
回复 3# enderborns


    如果走线都一样长,那么所有的信号线的延迟就一样,这样的话,不同信号线之间的信号就越对齐,互相偏移就越小。就是这个意思。
 楼主| 发表于 2011-3-9 08:35:33 | 显示全部楼层
感谢acgoal大侠的回答。
发表于 2011-3-9 11:17:10 | 显示全部楼层
多谢楼主了
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