在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2726|回复: 4

[原创] FPGA中浮点核运用实例-VHDL语言

[复制链接]
发表于 2011-3-1 10:55:55 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 zhangtaozt 于 2011-3-1 16:00 编辑

浮点运算对于做软件的人来说是相当地熟悉了,但浮点在硬件中的运用却是非常至少。所以资料找起来很是麻烦。小弟也是查阅了各种资料,才将xilinx公司提供的浮点软核用了起来。经过Modelsim仿真通过,验证了其正确性。下面将我做的一个实例发上来,供需要的同志们参考,也增加点捉襟见肘的信元。
另加上在IP generator界面中遇到的各个端口的中文解释。

float_divide.rar

504.15 KB, 下载次数: 43 , 下载积分: 资产 -2 信元, 下载支出 2 信元

各端口功能.rar

762 Bytes, 下载次数: 19 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2011-3-3 18:57:21 | 显示全部楼层
有没有verilog的,呵呵
 楼主| 发表于 2011-3-3 19:11:19 | 显示全部楼层
回复 2# liuyongchong


    不好意思啊,本来想学Verilog的,但我的师兄,老师都是做VHDL的。但只要看懂了时序和思路,两者还是相通的。
发表于 2011-3-19 22:43:52 | 显示全部楼层
挺好的!加油
发表于 2011-5-6 11:34:22 | 显示全部楼层
先顶,有用
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 02:38 , Processed in 0.034241 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表