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[原创] FPGA中浮点核运用实例-VHDL语言

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发表于 2011-3-1 10:55:55 | 显示全部楼层 |阅读模式

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本帖最后由 zhangtaozt 于 2011-3-1 16:00 编辑

浮点运算对于做软件的人来说是相当地熟悉了,但浮点在硬件中的运用却是非常至少。所以资料找起来很是麻烦。小弟也是查阅了各种资料,才将xilinx公司提供的浮点软核用了起来。经过Modelsim仿真通过,验证了其正确性。下面将我做的一个实例发上来,供需要的同志们参考,也增加点捉襟见肘的信元。
另加上在IP generator界面中遇到的各个端口的中文解释。

float_divide.rar

504.15 KB, 下载次数: 43 , 下载积分: 资产 -2 信元, 下载支出 2 信元

各端口功能.rar

762 Bytes, 下载次数: 19 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2011-3-3 18:57:21 | 显示全部楼层
有没有verilog的,呵呵
 楼主| 发表于 2011-3-3 19:11:19 | 显示全部楼层
回复 2# liuyongchong


    不好意思啊,本来想学Verilog的,但我的师兄,老师都是做VHDL的。但只要看懂了时序和思路,两者还是相通的。
发表于 2011-3-19 22:43:52 | 显示全部楼层
挺好的!加油
发表于 2011-5-6 11:34:22 | 显示全部楼层
先顶,有用
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