请教关于xilinx的dcm的问题

123zxc123

我在设计中例化了一个pll，这个pll是用CORE GENERATER生成的。代码如下：
pll U_PLL(
.CLKIN_IBUFG_OUT(CLKIN_IBUFG_OUT),
.CLK0_OUT (),
.CLK2X_OUT (clk_2x),
.LOCKED_OUT (locked),
.CLKIN_IN (clk_in),
.RST_IN (rst_n) );

其中clk_2x是输出port,是对clk_in的2倍频。

在Place&Route时得到如下警告：
Phase 8 : 0 unrouted; WARNING:Route:455 - CLK Net:clk_2x_OBUF may have excessive skew because 0 CLK pins and 1 NON_CLK pins failed to route using a CLK template.

在用chipscope抓波形时采样时钟用的是clk_2x，抓不到任何波形，不知是什么原因。

zyzfgpzgh

你这是只验证程序还是连线一起布了？如果也进行布线仿真的话，PLL的用法是不对的，它的输入必须为全局时钟。即global  clock。

123zxc123

我还将连线一起布了，那么怎样将clk_in变为global  clock呢？

zhangtaozt

VHDL的还会用。

sysss

global clock 使用的是全局时钟资源，一般从FPGA的全局时钟管脚输入（手册上会说的很清楚），然后经过IBUFG（例化），再接到DCM的输入时钟脚上。
当然如果你的clk_in是另一DCM的输出也是可以的，不过看来你的设计不是。
     IBUFG inst_ibufg(
               .O(clk_in),   //DCM 输入
          .I(Sys_clk)   //全局时钟管脚输入
                     );

jsjdezqh

LS正解，这个看那个用户手册上有说！！！
我用的也是VHDL