什么情况下语句推导出一定会是reg，而不能用wire代替.

Jeff168 · 发表于 2005-7-29 19:26:40

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请问reg与wire的区别，在verilog的coding中，什么情况下语句推导出一定会是reg，而不是能用wire代替.

semi · 发表于 2005-7-30 10:13:03

随便一本讲Verilog或综合的教材上都会介绍，自己看一下绝对比过来问效果更好！

Jeff168 · 发表于 2005-7-30 15:17:31

我知道在时序逻辑控制下的被赋值的是Reg,其它情况?

broodchris · 发表于 2005-8-5 07:45:24

基本上sequential logic都是用reg，因為有回朔的信號要存
combinational logic都是用wire
不過上面的說法只是一般性，還是有例外的，像是下面的例子
always @(a or b)
begin
c = a & b;
end
c就須要用reg宣告..........
所以通常分辦reg or wire的方法是........用always的都用reg
用assign的都用wire.........

sghxz · 发表于 2005-8-12 17:25:46

[这个贴子最后由sghxz在 2005/08/12 05:30pm 第 1 次编辑]

假如是INOUT 类型,怎么定义
inout a;
always @(negedge clk)
begin
if(~we && re)
out<=a;
else if(we&&~re)
a<=b;
else
.......
end
这该怎么定义,还是这种写法非法的

什么情况下语句推导出一定会是reg，而不能用wire代替.

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