请问在ALtera FPGA上的差分时钟对在pin脚上如何分配？

chlor · 发表于 2011-1-24 13:21:23

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请问在ALtera FPGA上的差分时钟对（clk和clk_n）在pin脚上如何分配？
请有经验的指教一下，谢谢！

asyou · 发表于 2011-1-24 14:28:13

好像有专门的脚支持！

chlor · 发表于 2011-1-24 14:41:57

请问有这样的配置语句例子么，或者可供参考的qsf文件更好，谢了

eaglelsb · 发表于 2011-1-24 21:12:27

对于Altera器件，只需要在QSF文件中对PN对中的P进行分配就行了，包括指明这是LVDS电平，和P管脚的PIN脚，
对于Xilinx器件，则要P/N都要申明这是LVDS电平和PIN脚

chlor · 发表于 2011-1-25 09:42:31

对于Altera器件，只需要在QSF文件中对PN对中的P进行分配就行了，包括指明这是LVDS电平，和P管脚的PIN脚，
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eaglelsb 发表于 2011-1-24 21:12

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非常感谢eaglelsb的热心回复！
如果在Altera器件下，我的输出有一对差分时钟clk和clk_n，那么只设置clk到指定pin的话，电路会产生对应的N信号，但是这时我的原始项目中的输出clk_n是不是就没有任何用处了？还是需要有什么关联性的设置？
谢谢！

eaglelsb · 发表于 2011-1-25 14:52:37

回复 5# chlor

不是_n信号没有用处，_p和_n信号是由CORE生成的，两个信号都要连到顶层的port上去，只是在QSF文件中约束_p时，工具就自己可以识别_n信号的约束位置了，

如果不放心这种方法，可以把_n的脚管约束也加进去，没有影响。

haogong · 发表于 2011-1-25 17:04:23

给力一下楼主。

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