设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › UART源码（VHDL，结构描述）-ALTERA

123 / 3 页下一页

返回列表发新帖

楼主: fanyan861110

[原创] UART源码（VHDL，结构描述）-ALTERA

发表于 2011-3-19 23:06:00 | 显示全部楼层

回复 1# fanyan861110

adsfadsf

回复支持反对

使用道具举报

发表于 2011-3-21 22:09:14 | 显示全部楼层

不错啊，支持lz！

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2011-3-25 19:04:54 | 显示全部楼层

谢谢分享

回复支持反对

使用道具举报

发表于 2011-3-25 19:39:57 | 显示全部楼层

很实用，谢谢

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2011-4-9 13:19:51 | 显示全部楼层

好啊好好！

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2011-4-25 23:30:33 | 显示全部楼层

谢谢。。。。。。。。。

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2011-4-28 01:46:42 | 显示全部楼层

Thanks.

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2011-7-4 19:39:23 | 显示全部楼层

有没有verilog版本的？对vhdl不熟悉，看不太懂。

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2011-7-6 16:24:58 | 显示全部楼层

tks for share
just need it

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2011-7-12 14:25:11 | 显示全部楼层

Thanks!

回复支持反对

使用道具举报

123 / 3 页下一页

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-9-13 04:48 , Processed in 0.020102 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表