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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 资料共享 › 最近做的pll哈
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楼主: jason1988

[原创] 最近做的pll哈

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chengda637
发表于 2011-7-10 23:22:43 | 显示全部楼层
感谢楼主分享 另外求楼主的blog链接 谢谢
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cj578009030
发表于 2011-7-11 10:43:22 | 显示全部楼层
顶一个。。。
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zhangxu2100cn
发表于 2011-11-29 12:20:05 | 显示全部楼层
做PLL 最重要的不是什么频率范围，是否能够起振。 最主要的是根据你的需求，确定一个结构（满足在所需要的频率下最好的Phase Noise），以及环路带宽。看trans仿真是看不出phase Noise的影响，只能够看到电路本身设计的缺陷。perrot的lecture讲得很好，值得学习。
一个不谈Phase Noise的设计根本就不是工业界的设计！
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zhangxu2100cn
发表于 2011-11-29 12:24:57 | 显示全部楼层
spur的定义是有规律的信号噪声，是PFD以及CHarge Pump的mismatch或者Cap_multi漏电造成的，可以通过Trans看出。 Phase Noise 抓要是VCO ， PFD_CHP本身的器件造成的，只有通过PSS Pnoise + workshop仿真出来（频域和时域都可以）
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tianruo
发表于 2011-11-29 14:51:23 | 显示全部楼层
曾经看过论文里面仿真spur是通过将PLL输出的时域波形进行dft变换后得到的。但是没有实测结果来反馈，如果只是练习学习的话可以试试。
另外PLL的相位噪声跟频偏的关系也要看应用的。有时候带内噪声也是有要求的，这就不是看VCO的了。
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aqishisi
发表于 2011-12-5 14:51:05 | 显示全部楼层
dddddddd
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qchunh
发表于 2011-12-5 21:24:26 | 显示全部楼层
谢谢分享，正在做PLL
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hou891029
发表于 2013-4-13 08:03:52 | 显示全部楼层
谢谢拉
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秦时明月sw
发表于 2014-2-23 22:54:21 | 显示全部楼层
好东西
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StevenD
发表于 2014-2-24 05:50:34 | 显示全部楼层
顶！！！！！！！！！！！！！！！！！！！！
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