CO-SIM中使用cadence verilog in的一个问题

lqlcug

做Co-Sim时，在使用Verilog in导入verilog文件时，我有一个top.v文件，其调用了其它子文件，a.v, b.v, c.v, d.v,和一个define文件，在导入过程后，文件中的`define BW 21不见了，那module中的BW也就没有定义了，因此在做cosim的时候，就报出了未定义的变量BW的错误，有谁遇到过这种问题么？
      有谁知道如何做spectreVerilog的混合仿真么？
file:///C:/DOCUME%7E1/qlliu_nj/LOCALS%7E1/Temp/moz-screenshot.png

yanyizx

弱弱的请教一下，什么是co-sim 啊？

fairyline

回复 2# yanyizx


    co- 作为前缀，是中文的“一起；共同；联合”的意思。
举例：co-authors ---共同作者

Sim 是Simulation的简写方式。

所以co-sim就是联合仿真的意思。一般情况下，是数字电路和模拟电路共同仿真。

也可以叫做Mixed-Signal Sim (数模混仿)

wbchen

回复 1# lqlcug


    不知楼主解决这个问题没有？我也遇到了‘define 文件被自动remove 的问题。