异步设计难题证答

hesperus

只是一个方向还好说，加一个handshake信号往回穿就比较麻烦了。

changbvb09

增长了见识

霡霂

这个和uart类似 异步通用的思想就是用高速时钟采样开始信号

yinchyang

Clk2 >= CLk1,
the buffer will not be full for ever, If clk2 read out the data without hesitate,
So the handshake is single direction.

demetrio

好文章
压入百度的博客中

chenzhao.ee

visio怎么画出来这么标准的波形图？

baolin

碰巧,在我曾经做过的设计中,和楼主碰到一样的问题.
关键思想就是,A时钟域的数据稳定的时候,利用flag型号通知B时钟去踩!
(1)如果A,B时钟相仿, 周期相似,所以A时钟域data hold时间短, B时钟可能碰到跳变沿,这是只能把数据加宽,等于降低A时钟域的数据跳变频率.
(2)如果在2~4F 比较好弄,A时钟域数据相对B时钟域hold时间足够长,不要buff就可以.

希望对碰到同样问题的朋友有所帮助.

zerowel

本人写了一段代码，仿真后没什么问题。
发出来看看，请大家多提点意见。

module test(
clk1,
clk2,
rst1_n,
valid,
data_in,
data_out,
out_valid
);

input        clk1;
input        clk2;
input        rst1_n;
input        valid;
input [31:0] data_in;

output [31:0] data_out;
output        out_valid;


wire        clk1;
wire        clk2;
wire        rst1_n;
wire        valid;
wire [31:0] data_in;
wire        read_en;

reg [31:0] reg0;
reg [31:0] reg1;
reg [31:0] data_out;
reg        out_valid;
reg        rd_ptr;
reg        wr_ptr;
reg        wr_ptr_d1;
reg        rst2_n;
reg        rst2_n_d1;


always @ (posedge clk2 or negedge rst1_n)
begin
   if(!rst1_n)
    begin
     rst2_n    <= 1'b0;
     rst2_n_d1 <= 1'b0;
    end
   else
    begin
     rst2_n_d1 <= 1'b1;
     rst2_n    <= rst2_n_d1;
    end
end   


always @ (posedge clk1 or negedge rst1_n)
begin
  if(!rst1_n)
     wr_ptr <= 1'b0;
  else if(valid)
     wr_ptr <= wr_ptr + 1'b1;
  else
     wr_ptr <= wr_ptr;
end

always @ (posedge clk1 or negedge rst1_n)
begin
if(!rst1_n)
    begin
     reg0[31:0] <= 32'h00;
     reg1[31:0] <= 32'h00;
     end
else if(valid)
   begin
    case(wr_ptr)
    1'b0: reg0[31:0] <= data_in[31:0];
    1'b1: reg1[31:0] <= data_in[31:0];
    endcase
   end
else
   begin
     reg0[31:0] <= reg0[31:0];
     reg1[31:0] <= reg1[31:0];
    end
end

always @ (posedge clk2 or negedge rst2_n)
begin
  if(!rst2_n)
    wr_ptr_d1 <= 1'b0;
  else
    wr_ptr_d1 <= wr_ptr;
end

assign read_en = wr_ptr_d1 ^ wr_ptr;


always @ (posedge clk2 or negedge rst2_n)
begin
   if(!rst2_n)
    begin
     out_valid <= 1'b0;
     rd_ptr    <= 1'b0;
    end
   else if (read_en)
    begin
     out_valid <= 1'b1;
     rd_ptr    <= rd_ptr + 1'b1;
    end
   else
    begin
     out_valid <= 1'b0;
     rd_ptr    <= rd_ptr;
    end
end


always @ (posedge clk2 or negedge rst2_n)
begin
   if(!rst2_n)
      data_out[31:0] <= 32'h00;
   else if (read_en)
    begin
     case(rd_ptr)
      1'b0: data_out[31:0] <= reg0[31:0];
      1'b1: data_out[31:0] <= reg1[31:0];
     endcase
    end
   else
     data_out[31:0] <= data_out[31:0];
end

endmodule

twnliu

我想的貌似不对 &#160;学些了

wangzhiyu0706

很好  学习学习