verilog程序问题请教

lilei19811016 · 发表于 2010-12-27 17:47:26

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哪位大侠可以告诉下，在verilog中能否和C语言一样设置全局变量之类的东西。
如果可以的话，应该怎么设置。

benjaminweber · 发表于 2010-12-28 04:58:44

用`define的话倒是全局的
在每一个文件中都`include同一个包含`define的定义文件即可

shaweikang1984 · 发表于 2010-12-28 09:28:12

verilog很少有变量的概念

jackertja · 发表于 2010-12-28 14:17:05

必须用端口

ddlovemm · 发表于 2010-12-29 22:44:57

楼主首先要明确v和c的区别；
建议不要使用全局变量

lilei19811016 · 发表于 2010-12-30 14:06:12

非常感谢大家的解答。我也认为是最好用端口，不过最近总工问到这个问题，我也不是很清楚，所以就上来求助下。非常感谢！

MOSFET · 发表于 2010-12-30 16:05:46

正如3楼所说
define 是不错的

xaaa001 · 发表于 2010-12-31 11:36:03

回复 1# lilei19811016

verilog下可以用define

systemverilog好像支持，编译的时候会出现$root的目录！

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