Altera的TimeQuest的input delay的min值和max值

asyou · 发表于 2010-12-24 15:20:23

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Altera的TimeQuest的input delay的min值和max值是不是就可以理解为数据从上一级芯片经过PCB走线到达FPGA的大概时间范围？

xiaojingam · 发表于 2011-2-21 13:45:01

仍然不清楚，希望高手回答

mosou · 发表于 2011-2-22 09:16:10

input delay 和output delay 都是为了告诉FPGA管脚信号在外部的走线情况，一遍工具能恰当的布线和告警

emtang · 发表于 2011-7-5 11:14:44

从分析软件中critical warning中的提示去进行设置，是不是可以啊

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