VHDL中如何将两个模块中的inout互联？？？？

qd0090 · 发表于 2010-12-23 16:11:03

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VHDL中如何将两个模块中的inout互联？
紧急求助：

VHDL中如何将两个模块中的inout互联？？？？

正在做一个接收I2C模块，为了验证，想写一个发送模块进行验证，

但是如何将两个inout互联，搞了半天也搞不明白，

十分着急，做过的兄弟快点来看看啊！

shaweikang1984 · 发表于 2010-12-23 17:58:04

如果是fpga，那就不可能
因为fpga内部就没有多驱动的网络资源，所以不可能实现双向传输

qd0090 · 发表于 2010-12-23 19:19:36

我靠不是吧，今天折腾了一天。
那我只有用两块FPGA进行验证了？

shaweikang1984 · 发表于 2010-12-23 20:45:37

一块就行，外部互连就行

牧马人 · 发表于 2010-12-23 22:49:49

楼主可以试着把两个模块放到新建的一个顶层VHDL文件中，定义一个signal 类型的变量，引用你需要连接的模块，就可以了。

gaurson · 发表于 2010-12-24 12:09:32

楼上说的办法可行，我一直就是这么做的。

asyou · 发表于 2010-12-24 15:17:36

inout型，在进来的时候就把它分开，分别是进和出，还有是什么时候是进。

gaurson · 发表于 2010-12-26 11:30:13

楼上说的是进入模块内部的处理，如果是模块间的互连，可以不用区分输入和输出。

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