请问高手 verilog 循环要如何写才能通过综合编译？

liqz · 发表于 2010-12-8 20:20:02

你还是继续去写C吧

AmoiBB · 发表于 2010-12-9 08:57:22

同意ls的观点，哈哈

falloutmx · 发表于 2010-12-9 09:52:37

如果你刚学verilog，或者不知道你写的代码能综合成什么样的电路。
那么千万别用for/while/loop给自己找麻烦

jiangyq · 发表于 2010-12-9 14:30:47

搞FPGA之前先把软件那一套忘掉吧，否则你会糊了的。

海军航空兵 · 发表于 2011-9-19 18:57:56

菜鸟学习中。。。。

marsfabio · 发表于 2011-9-20 00:52:47

这代码写的真纠结，FD到底是15还是16位的？，FIFO出来的数据都是3位一组，你FD的位数不能整除3.
你先看看下面的写法可以用不(我是按照你原程序的意思FD是16位的)：
for(count=0;count<=254;count=count+1)
begin
FD[15:0] <= {fromFIFO1[0],3{fromFIFO1[2:0]}};
end

Andy126 · 发表于 2018-12-24 14:25:23

liusuxiao · 发表于 2018-12-24 15:44:45

多谢楼主分享

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