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发表于 2010-12-2 22:32:51
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Low-jitter process-independent DLL and PLL based on self-biased techniques .pdf
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A 320 MHz, 1.5 mW@1.35 V CMOS PLL for microprocessor clock generation .pdf
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A 960-Mb,s,pin interface for skew-tolerant bus using low jitter PLL .pdf
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A dual-loop delay-locked loop using multiple voltage-controlled delay lines .pdf
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A low jitter 0.3-165 MHz CMOS PLL frequency synthesizer for 3 V,5 V operation .pdf
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A low-jitter PLL clock generator for microprocessors with lock range of 340-612 MHz .pdf
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A low-noise fast-lock phase-locked loop with adaptive bandwidth control .pdf
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A portable digital DLL for high-speed CMOS interface circuits .pdf
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A register-controlled symmetrical DLL for double-data-rate DRAM .pdf
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A semidigital dual delay-locked loop .pdf
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A wide-range delay-locked loop with a fixed latency of one clock cycle .pdf
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Active GHz clock network using distributed PLLs .pdf
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Low-power dividerless frequency synthesis using aperture phase detection .pdf
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A 1.8-GHz self-calibrated phase-locked loop with precise IQ matching .pdf
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A 1.76-GHz 22.6-mW spl Deltaspl Sigma fractional-n frequency synthesizer .pdf
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A 2.6-GHz,5.2-GHz frequency synthesizer in 0.4-μm CMOS technology .pdf
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A 2-V 900-MHz monolithic CMOS dual-loop frequency synthesizer for GSM receivers .pdf
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A CMOS monolithic ΔΣ-controlled fractional-N frequency synthesizer for DCS-1800 .pdf
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A stabilization technique for phase-locked frequency synthesizers .pdf
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Fast-switching frequency synthesizer with a discriminator-aided phase detector .pdf
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