正沿触发3分频电路

zf1981

看了你的程序我知道 什么叫做厉害了

windzjy

好像可以比较简单来实现的

windzjy

现在很多公司还是用VHDL的吗？

finalX

不知各位高手还在不，谁能告诉我在楼主的程序中免毛刺是怎么回事？

mercury123456

谢谢。。。。。

caohua1986517

VHDL的！

ptthjt

module div3    (
   input  clk,
   output o_clk
);
reg [7:0] cnt_p;
reg [7:0] cnt_n;
reg       clk_p;
reg       clk_n;

assign o_clk = clk_p | clk_n;

always@(posedge clk)
begin   
        if (cnt_p == 2) // 0 ~ 2
                cnt_p <= 0;
        else
                cnt_p <= cnt_p + 1;   
        if (cnt_p < 1) // 0
                clk_p = 1;
        else                // 1 2
                clk_p = 0;   
end

always@(negedge clk)
begin
   
        if (cnt_n == 2) // 0 ~ 2
                cnt_n <= 0;
        else
                cnt_n <= cnt_n + 1;
        if (cnt_n < 1) // 0
                clk_n = 1;
        else                // 1 2
                clk_n = 0;
end

endmodule

qushaobo

我说一下我的感觉,组合逻辑产生时钟,可能有亚稳问题,也是时间过边沿可能会有多次跳变,这样的时钟在高性能芯片中,用低速时钟时就会有问题,比如计数器多计数.

用双边沿时,组合逻辑简单一点,这问题会少一点,但这个问题,难以完全避免.

不过作都的思路受教了,先三分,再用组合逻辑组合出50%的占空比.学了.

dusy

记得论坛里面有介绍实现小数分频的方法。

layow

17楼的没有reset，仿真动不了哦：）
小数分频我贴多一个code，就在这坛子里~