Verilog 编码原则

kevinwjs · 发表于 2010-11-10 19:50:27

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规则 #1: 建立时序逻辑模型时，采用非阻塞赋值语句。
规则 #2: 建立latch模型时，采用非阻塞赋值语句。
规则 #3: 在always块中建立组合逻辑模型时，采用阻塞赋值语句。
规则 #4: 在一个always块中同时有组合和时序逻辑时时，采用非阻塞赋值语句。
规则 #5: 不要在一个always块中同时采用阻塞和非阻塞赋值语句。
规则 #6: 同一个变量不要在多个always块中赋值。
规则 #7: 调用$strobe系统函数显示用非阻塞赋值语句赋的值。
规则 #8: 不要使用#0延时赋值。

verilog_coding.pdf (90.51 KB, 下载次数: 31 )

zh123456789 · 发表于 2010-11-10 21:27:34

谢谢啊

joewa · 发表于 2010-11-10 22:16:31

支持你哈！！！！

mtwumtwu · 发表于 2010-11-11 08:14:21

good reference for my RTL coding

hfut__wr · 发表于 2010-11-11 10:43:47

支持支持~

方波 · 发表于 2010-11-13 09:27:59

回复 2# zh123456789

支持哈

[资料] Verilog 编码原则

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