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查看: 4722|回复: 5

[资料] synplify pro 可以综合altera的PLL吗？

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ningwei8027
发表于 2010-11-3 14:47:56 | 显示全部楼层 |阅读模式

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derive_pll_clocks
set sclk SYS_PLL|altpll_component|pll|clk[0]
set pclk SYS_PLL|altpll_component|pll|clk[1]
set sd_clk SYS_PLL|altpll_component|pll|clk[2]

我的synplify工程中的sdc文件中约束altera pll的约束synplify pro报错：invalid column name “0”，编译失败。但是我同样的文件在Quartus II就能编译通过。哪位大虾知道原因，请赐教，不胜感激，呵呵！
invalid, 不胜感激, 工程

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ningwei8027
 楼主| 发表于 2010-11-3 14:53:29 | 显示全部楼层
不好意思发错了，synplify报的错不是：invalid column name “0”，而是invalid command name “0”。
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yx.yang
发表于 2010-11-3 16:59:47 | 显示全部楼层
这个应该是synplify 约束的语法没有写对吧.
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yezimeyou
发表于 2010-11-28 21:39:21 | 显示全部楼层
dddddddddddddddd
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cyzhai
发表于 2011-1-5 21:34:53 | 显示全部楼层
dddddddddddddddd
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bashao
发表于 2011-1-13 11:38:30 | 显示全部楼层
应该可以的
不过没有试过
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