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楼主: michaelzhang561

[资料] testbench入门+静态时序分析入门

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frog198
发表于 2011-2-26 16:17:57 | 显示全部楼层
谢谢了，很好的东西
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发表于 2011-4-30 22:14:32 | 显示全部楼层
RE: testbench入门+静态时序分析入门
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发表于 2011-5-1 00:13:58 | 显示全部楼层
谢谢，刚入手SV
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wcuncai
发表于 2011-5-3 11:44:45 | 显示全部楼层
看看先
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发表于 2011-5-3 14:12:26 | 显示全部楼层
看看先，时序仿真感觉好难
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zxg329
发表于 2011-5-3 15:44:47 | 显示全部楼层
多谢分享《《《！！
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amyli
发表于 2011-6-5 21:11:55 | 显示全部楼层
xiexie
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发表于 2013-5-6 10:23:23 | 显示全部楼层
這  TESTBENCH 是for VHDL 還是Verilog 的?
感謝分享
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发表于 2013-5-6 11:10:52 | 显示全部楼层
感謝分享~~~~
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发表于 2014-5-7 08:59:32 | 显示全部楼层
下来看看
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