fpga timing analysis

dzkxybx

   

(1) ASIC做到30M应该没有问题。
(2) FPGA也可以使用logiclock来更改instance的位置。
(3) 若ASIC只是使 ...
nan123chang 发表于 2010-11-11 12:40

                               
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    我找不到logiclock。。。
    还有第（3）点的（a）小点的effort做何解释呢？
    老实说这是我第一次用quartus建project。。。
    谢谢！

shrek_2

你可以用ALTER QUARTUS 工具中DSE工具对你的工程进行自动的时序优化，最后你根据提示最后选一个适合的策略就可以了。