在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3910|回复: 1

[求助] 求助一个关于在IspLever Classic中使用Verilog HDL语言编程的问题

[复制链接]
发表于 2010-10-26 20:52:18 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
小弟是一个才开始学习电路的小菜鸟,先拜谢各位大侠能不吝赐教!
问题是这样的,我想在IspLever Classic中用Verilog HDL语言,对GAL16V8D芯片进行编程,可是在建立文件时出现以下错误:
Schematic/Verilog HDL design entry is not supportted with this installation of IspLever. Please install one, or both of the following synthesis modules to run this design: Precision or Synplify Synthesis.
是说我没有安装这两个模块,我在Lattice的官方网站上找到了Synplify Synthesis,可是需要验证通过才能够下载。
所以在这里请教下以前各位,有什么办法能解决么?还有什么地方能下这两个模块?
或者有哪位以前烧写过GAL系列的芯片,能把流程介绍一下,给小弟一些启发!
再次谢谢了!!!
 楼主| 发表于 2010-10-26 21:05:13 | 显示全部楼层
小弟不知道用这个综合工具行不行啊mentor precision 2009a87
知道的大虾麻烦指点下啊
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 23:20 , Processed in 0.024121 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表