为什么在primetime中，导入层次化设计的netlist时，上层模块和下层模块建立不起联系？

abc2403 · 发表于 2011-7-11 14:44:44

先读底层的模块再读上层的，先后顺序很重要

edayz · 发表于 2012-10-13 11:12:11

同问，求解！

edayz · 发表于 2012-10-13 11:13:25

顺序对了也不行呀！

crystalkds · 发表于 2015-7-31 11:40:51

什么意思啊

zmt206 · 发表于 2015-11-5 20:25:56

楼主，问题解决了吗，有同样的问题，请教教怎么解决吧

gracege · 发表于 2016-1-18 17:01:25

我也遇到了PT读入Verilog时，只能link到top module，底下的子module都link不到，
请各位帮帮忙，如何解决，小妹不甚感激

gracege · 发表于 2016-1-18 17:06:29

我也遇到了PT读入Verilog时，只能link到top module，底下的子module都link不到，
请各位帮帮忙，如何解决，小妹不甚感激

读入Verilog后link的log如下：
Loading db file '../ref/max.db'
Linking design SPI_PCM…
Warning:Unable to resolve reference to 'SERIALSLAVE' in 'SPI_PCM'.(LINK-005)
Warning:Unable to resolve reference to 'TESTOUTSEL' in 'SPI_PCM'.(LINK-005)
Warning:Unable to resolve reference to 'PCM' in 'SPI_PCM'.(LINK-005)
……
Information:Creating black box for U1/SERIALSLAVE…(LINK-043)
Information:Creating black box for U2/TESTOUTSEL…(LINK-043)
Information:Creating black box for U3/PCM…(LINK-043)
……
Information:251(88.3%) library cells are unused in library max.db……
******************************
SERIALSLAVE,TESTOUTSEL，PCM等是子module

分特 · 发表于 2016-1-18 19:44:39

确保link_path的第一个值是*星号

漠北 · 发表于 2016-1-19 09:55:12

至少应该把warning内容贴出来噻

huxiaozhu · 发表于 2016-8-29 17:35:09

mark，同求答案~

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