DDR SDRAM 接口电路问题

christing

如果做DDR SDRAM与其它芯片的双向接口电路 ,这个电路主要是用来保证数据(DQ), DM, address 等输入信号的setup/hold time, 还有pulse width
一般怎么实现呢?

christing

回复 1# christing


    有人知道没 虚心求教啊

nan123chang

什么意思？FPGA实现不就可以了吗。

christing

回复 3# nan123chang


   是两个芯片的接口,怎么用FPGA实现

nan123chang

你的意思是用FPGA实现一个SDRAM controller?
那可以参考altera 的magecore的时序来 。

christing

回复 5# nan123chang

不是. controller 已经搞好, 我意思是DDR 是单独的一个芯片,和另一个芯片(这个芯片给DDR 提供控制信号)bonding 到一起时,它们之间的接口,因为考虑到bonding wire 寄生等问题,怎么保证时序正确?

nan123chang

不太明白你的意思。你担心的是什么呢？难道bonding wire 不等长吗？
PCB上只要保证信号线的skew很小的话，controller也下降沿输出的话，时序没有问题的。
DDR SDRAM跑个100M就差不多了。

mehdiru

[size=100%][size=100%]Reply [size=100%][size=100%]1 # [size=100%][size=100%]christing

Hi,Here you have two aspects of the problem:

• Correct timing at the controller's side.
• Correct noise characteristics of the PCB.

To achieve the first objective you have two ways:

• The hard one: read complete DDR specification and write/debug a controller. here you have total control.
• The easier one: use vendor solutions: for example Xilinx MIG. Here you'll better chose supported DDR chip.

To achieve the second one you have to:

• Read good books such as "Black Magic".
• Read PCB recommendations and requirements of the FPGA vendor.

Hope this helped

christing

回复 8# mehdiru


  Many thanks!
现在是仅仅是两个芯片封在一起,不涉及PCB的问题, 这个接口电路要用模拟方式实现(说模拟也不确切,其实就是一堆逻辑),不用FPGA,
其实就是在数据读写时保证各个信号时序的正确性, Controller 这方面主要由数字方面实现,这个时序会保证, 但是通过BONDING WIRE后肯定会影响, 不知道需要用什么电路去减小影响或保证时序.
有没有这方面的建议?

mehdiru

Hi,
The Google translator is not as good as that
Can you please tell me:
- What FPGA do you use?
- Did you write the Controller alone or used some other?
- Did you isolate the timing problem? can you describe it please using DDR SDRAM terminology?