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[求助] 【求助】verilog实现如何延时可调，脉宽可调

发表于 2010-10-14 15:52:13 | 显示全部楼层 |阅读模式

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在5 MHz时钟CLK控制下对同步信号SYNC进行N延时(SYNC脉冲宽度为2 μs，脉冲重复频率为1 kHz；0μs≤N≤998 μs)。要求每次在同步脉冲上升沿到来时开始延时，并在延时结束后产生宽度可调的选通信号。如下图所示

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在这里谢谢各位大侠了

verilog, 可调, 脉宽, 延时

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