后端怎么处理latch

lixunwangsan · 发表于 2010-10-11 16:36:22

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RT
一个ARM11，里面有些latch，听说对STA有影响，不知道在P&R和STA时怎么特殊处理？

littlechip · 发表于 2010-10-11 20:37:10

楼主用的是什么制程？你的工艺库里有没有FILLTIE 单元？有的话布局的时候一定的间隔要加入filltie
单元简单的说就是NTAP PTAP

zh123456789 · 发表于 2010-10-12 09:14:39

关于latch的时序处理我一直也很困惑，哪位大侠可以指点一二？？

destiny21 · 发表于 2010-10-12 12:06:44

回复 2# littlechip

……人家说的不是闩锁效应！

lixunwangsan · 发表于 2010-10-13 09:55:22

期待高手来指点下啊。。。

qiaoligang · 发表于 2010-10-13 10:08:00

改代码吧，呵呵
我做后端过程中，只要出现latch，会让程序员改代码，一般只要把if else情况考虑全面即可，这样在综合的过程中就不会出现latch了。

lixunwangsan · 发表于 2010-10-13 10:23:01

是为了省面积做的latch.

lixunwangsan · 发表于 2010-10-13 16:36:19

现在遇到一个问题，设计latch是低电平有效，但是综合出来的是高电平有效，并在时钟前加了个或非门。
工具分析从DFF(rise)-->Latch的时候，就是在同一个沿检查setup，好象没有识别时钟线上的反。
请问怎么告诉工具去识别时钟上的反向

suntou · 发表于 2010-10-18 22:38:23

比较麻烦，使用Latch，要设置一些约束条件。具体你可以搜下sold的solvet。

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