问个时钟问题，希望高手给点指点

caesarjulius · 发表于 2010-10-5 20:46:20

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如果FPGA的全局的时钟管脚，用完了，那么其他的普通I/O的管脚作为时钟管脚，应该怎么减小其影响

cdsmakc · 发表于 2010-10-5 21:45:56

全局时钟管脚不等于全局布线数量。时钟从全局时钟管脚进入，这个管脚经过特殊处理，对时钟质量影响较小；从任意的管脚上输入时钟，只需将相应的信号设置成全局信号就好了

caesarjulius · 发表于 2010-10-5 22:07:51

回复 2# cdsmakc

你的意思应该是进入到FPGA内部的时钟信号，走全局时钟的资源的意思吧。我现在担心的是时钟从普通I/O口进，普通IO口的延时就可能对我的信号造成影响！谢谢

kcat · 发表于 2010-10-6 03:08:40

这要看你是否用此时钟在FPGA IO 上采样数据，局部时钟有时能更好地采样。

suntou · 发表于 2010-10-18 10:56:23

不错。

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