VHDL问题：设计一个电路满足下列功能：

usbank · 发表于 2010-10-4 08:56:29

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本帖最后由 usbank 于 2010-10-4 08:59 编辑

设计一个电路满足下列功能：如果一半以上的输入是1，输出是1
Input: A (std_logic_vector(7 downto 0))Output: Z (std_logic)

小弟不才，求指教。

刳净心空 · 发表于 2010-10-4 11:02:15

能否题目写详细些呢？

usbank · 发表于 2010-10-4 18:58:55

设计一个电路满足下列功能：如果一半以上的输入是1，输出是1
Input: A (std_logic_vector(7 downto 0))
Output: Z (std_logic)

这是一个大学VHDL 题目，要求设计一个电路，用Truth table 和电路图，VHDL代码。
求解。

zhang2000 · 发表于 2010-10-4 20:47:21

计算1  或 0 的个数

先把8个输入  分解成  4 + 4，
对于这4个输入进行编码出    000—— 100
然后这两个4路的输出值相加然后再次对于 101 110 111  三种状态译码，然后输出

gaurson · 发表于 2010-10-5 12:13:53

感觉上是一个8个人的判决器，少数服从多数。如果要用真值表的话，那就可以用卡诺图去化简，求解与非表达式，然后就可以画出实际的电路了。

kyoiwaiah · 发表于 2010-10-11 13:24:27

三层共7个加法器再加一个或门就OK了

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