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这两天看书，了解到综合分为三种：行为级综合、RTL级综合和物理级别综合。
所谓综合是指将hdl语言、原理图等设计输入翻译成由与、或、非门等基本逻辑单元组成的门级连接，并根据设计目标和要求优化所生成的逻辑连接，输出门级网表文件。
RTL级综合则是指将RTL级源代码翻译并优化成为门级网表。
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新手的一点思考：
现在应用最广的是RTL级综合吧。既然系统行为级别（算法）更符合人们的编程方式（System verilog和System C），那么它是是否更代表了一种发展方向和潮流。但是我在书中看到也有说，这种方向具有不确定性。
疑问：如果是系统行为级综合，相同的算法源码是否要经过，综合成逻辑结构，然后再综合成门级网表输出；对于相同的源码不同的系统级综合工具是否会产生不同的综合结构，存在一定的不确定性。
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人们从物理级---RTL级---系统级的设计方式是一种进步。
下面是看到的两个新闻（时间较早了）：
行为级综合走到了十字路口
在作为下一代综合工具进入市场十年后，Synopsys公司的Behavioral Compiler工具终于该寿终正寝了。还有什么人能让行为级综合工具起死回生吗？如果不能，那么SystemC仍将只能仅仅是一种建模和仿真语言，它与最终硅实现之间已没有任何联系。
行为级综合的前提是：你从一个仅带有少量实现细节的高层次描述着手开始设计，并让行为级综合工具去处理资源分配和规划。行为级综合的设计周期比传统的RTL编码要快很多，但除了它所具有的某些特别功能以外，设计人员并不愿意去使用它。
Synopsys的CEO Aart de Geus在最近给Synopsys用户群写的一封电子邮件中为Behavioral Compiler工具写了一首挽歌。Synopsys今年早些时候宣布将停止供应Behavioral Compiler和相关的SystemC Compiler工具。
“虽然行为级综合工具提供了比RTL综合高得多的工作效率，但我们发现大多数用户要么不愿意使用这些工具来达到所要求的QoR(结果质量)，要么不愿意使他们的验证流程复杂化。”De Geus写道。
考虑到现在所有大的EDA厂商都放弃了行为级综合工具，它们还会有未来吗？Forte Design Automation公司持肯定态度。在去年的DAC(设计自动化会议)大会上，Forte公司预先介绍了他们的基于SystemC的Cynthesizer工具，并在John Cooley的DAC总结报告中得到了比较好的评价。
Cynthesizer工具现在还没有正式发布，但你可以在Forte公司的网站www.ForteDS.com上看到关于它的所有信息。
新兴公司Bluespec现在则发出了另一种信息：忘掉SystemC，并从用SystemVerilog语言编写的声明开始进行综合！这家公司正在开发“基于声明的综合工具”，在该工具中，用户可以使用SystemVerilog语言定义状态元素并根据“规则”来指定其行为。
这一争论可能对电子系统级(ESL)设计的未来是至关重要的。如果基于SystemC的ESL市场真的出现了，而且ESL设计能解决很多系统结构设计师解决不了的问题，那么我们还将需要行为级综合工具。不过，今天的RTL设计师可能更喜欢采用SystemVerilog声明来解决设计问题。SystemC和SystemVerilog的竞赛已经开始，现在就看谁能够在最短的时间里开发出最好的硅片。
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赢在高层次设计 Synopsys举办新一代EDA技术研讨会
全球第二大电子设计自动化(EDA)软件厂商———美国Synopsys(新思)科技公司,日前与其硬件合作伙伴DEC公司以及华迪计算机有限公司联合在北京举办了"新一代EDA技术———行为级逻辑设计综合技术"研讨会。 近30年来,电子技术的发展日新月异,集成电路和电子系统的复杂度每6年提高10倍,近几年更有突飞猛进。Synopsys公司针对电子系统设计复杂度提高的需求而推出的新一代逻辑综合工具Behavioral Compiler,使设计层次由寄存器传输(RTL)级VHDL提高到行为级VHDL。类似于C语言的行为级VHDL可以优化asic/FPGA的系统结构,实现资源共享,提高电路的工作效率,缩小门数,尤其适用于数据流电路、控制电路以及含RAM电路的设计场合。 Synopsys公司在此次研讨会上与DEC、华迪一道,共同介绍并演示了这种设计工具在无线通讯、图像、语言处理、MPEG、ATM、ISDN、FIR Filter等方面的应用实例。作为业界第一家64位计算机系统供应商的DEC公司在EDA领域业绩辉煌,其高性能的Alpha工作站可以与基于行为级逻辑综合的新一代EDA技术完美结合,帮助电子设计工程师们迎接电子系统复杂度不断提高的挑战。 |
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发表于 2010-9-25 10:04:24
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